在台积电的3纳米逐渐获得芯片企业认可的情况下，近日Intel却再次指出台积电的3纳米工艺并非真正的3纳米，与Intel的7纳米工艺差不多，这显示出Intel在芯片工艺研发方面日益落后的情况下确实有点慌了。
Intel指出它的7纳米工艺的晶体管密度达到1.234亿晶体管每平方毫米，而台积电的3纳米工艺却是1.24亿晶体管每平方毫米，两者的晶体管数量差不多，但是在命名上却差距甚远。
这已不是Intel第一次指责台积电了，从台积电量产10纳米工艺以来，Intel就已连连指责台积电的芯片工艺造假，这主要是因为Intel在2014年量产14纳米之后，10纳米、7纳米工艺的量产都一再延迟。
对台积电先进工艺的质疑除了Intel之外，还有高通等芯片企业当年也曾指出台积电的先进工艺虚标，不过对于芯片生产企业台积电和高通这些芯片企业来说，更先进的工艺是营销的有效策略，同时更先进的工艺也确实提高了芯片的性能、降低了功耗，因此各方逐渐默认了这种命名规则。
眼见着指责台积电的芯片工艺虚标，并无法给Intel带来好处，近几年来Intel也开始修改芯片工艺的命名方式，将它的7纳米工艺命名为Intel4，而7纳米工艺改良版则命名为Intel3，不过Intel3工艺的晶体管密度高于台积电的3纳米工艺。
芯片工艺的命名规则发生改变，其实始自28纳米工艺之后，在那之前，栅极间距与工艺命名基本对应，例如90纳米的栅极间距低于90纳米、65纳米的栅极间距低于65纳米，但是从28纳米之后，芯片工艺就越来越难以缩短栅极间距了。
当年台积电研发的20纳米、16纳米都不太成功，第一代16纳米工艺的性能甚至不如20纳米，以至于当时大多数芯片企业都舍弃了16纳米，第一代16纳米仅获得两个客户，随后台积电为16纳米工艺引入了3D结构FinFET，如此16纳米FinFET工艺大获成功，而这也导致了栅极间距缩减速度远低于28纳米以上。
可以说从16纳米FinFET之后，芯片制造工艺的命名方式就发生了重大转变，此后的芯片工艺命名都是等效工艺，即是芯片性能可以提升两成到三成以上就将之命名为新一代的工艺，而到了3纳米，芯片工艺性能提升速度更慢了，台积电宣称3纳米工艺可以提升10%-15%的性能，采用该工艺生产的A17处理器只提升了一成性能。
即是如此，台积电的3纳米工艺也存在着良率大幅下降的问题，第一代3纳米工艺的良率低至55%，如今台积电正努力改良3纳米工艺，希望将第二代3纳米工艺良率提升至九成以上。导致如此结果就在于随着栅极间距的缩短，电子击穿效应会越来越严重，存储芯片为了确保可靠性和耐用性，就长期停留在10纳米以上。
很明显Intel也已清晰认识到原来的芯片工艺命名方式已不可延续，而等效工艺的命名方式让芯片代工厂和芯片企业都满意，可以作为营销手段，简单直接，Intel一面跟从台积电的等效工艺命名方式，一面又指责台积电玩数字游戏，这就有点无耻啦，到如今大家的工艺其实都是假的，有啥好指责的呢？
免责声明：此文内容为第三方自媒体作者发布的观察或评论性文章，所有文字和图片版权归作者所有，且仅代表作者个人观点，与极客网无关。文章仅供读者参考，并请自行核实相关内容。投诉邮箱：editor@fromgeek.com。
免责声明：本网站内容主要来自原创、合作伙伴供稿和第三方自媒体作者投稿，凡在本网站出现的信息，均仅供参考。本网站将尽力确保所提供信息的准确性及可靠性，但不保证有关资料的准确性及可靠性，读者在使用前请进一步核实，并对任何自主决定的行为负责。本网站对有关资料所引致的错误、不确或遗漏，概不负任何法律责任。任何单位或个人认为本网站中的网页或链接内容可能涉嫌侵犯其知识产权或存在不实内容时，应及时向本网站提出书面权利通知或不实情况说明，并提供身份证明、权属证明及详细侵权或不实情况证明。本网站在收到上述法律文件后，将会依法尽快联系相关文章源头核实，沟通删除相关内容或断开相关链接。
