Cadence在TSMC北美技术研讨会期间展示面向 TSMC 3nm 工艺的112G-ELR SerDes IP

5月20日消息，Cadence在 2023年 TSMC北美技术研讨会期间发布了面向台积电 3nm工艺（N3E）的 112G超长距离（112G-ELR）SerDes IP展示，这是 Cadence 112G-ELR SerDes IP系列产品的新成员。在后摩尔时代的趋势下，FinFET晶体管的体积在 TSMC 3nm工艺下进一步缩小，进一步采用系统级封装设计（SiP）。通过结合工艺技术的优势与 Cadence业界领先的数字信号处理（DSP）SerDes架构，全新的 112G-ELR SerDes IP可以支持 45dB插入损耗，拥有卓越的功耗、性能、面积（PPA）指标，是超大规模 ASICs，人工智能/机器学习（AI/ML）加速器，交换矩阵片上系统（SoCs）和 5G基础设施应用的理想选择。

Cadence 112G-ELR SerDes在 TSMC 3nm工艺环境下的眼图（106.25 Gbps PAM4）

ELR SerDes PHY符合 IEEE和 OIF长距离（LR）标准，在基础规格之外提供了额外的性能裕度。上方图片展示了三个张大的眼图，它们在 PAM4模式下具有良好的对称性，将四个信号电平分开。3nm演示展示了 E-10级的卓越误码率（BER）性能以及 39dB bump间通道，与 28dB Ball间插损误码率小于 1E-4的标准规格相比提供了充足的性能余量。

TSMC 3nm工艺环境下的 Cadence 112G-ELR SerDes测试板

112G-ELR SerDes IP 同时支持中距离（MR）和超短距离（VSR）应用，实现不同信道更灵活的功耗节省。NRZ和 PAM4信号下的数据传输速率从 1G到 112G，实现背板，直连线缆（DAC），芯片间以及芯片到模块的可靠高速数据传输。

SerDes IP采用领先的基于 DSP的架构，通过最大可能性序列检测（MLSD）和反射抵消技术实现损耗及反射信道的系统稳定。MLSD技术可以优化 BER，提供更强大的突发性错误处理能力。通过专有的实现技术，Cadence能确保 MLSD的功耗开销最小。反射消除技术消除了具有实际走线和连接器的产品环境中的杂散、远距离反射，从而提供稳健的 BER结果。

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